该怎么弄？
2013-1-8 23:44
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可以
如何将从8bit的LVDS修改了10bit的LVDS接收
2013-1-13 22:11
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sdi的?
时序约束了没
为什么FPGA I/O被拉低
2013-1-4 23:47
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:)
A有啥好的?
有关FPGA/CPLD合作的事情！
2013-8-28 13:36
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还行，148.5M的时钟，并行20bit的数据，总速率2.97Gbit/s，俗称3G
反向控制数据?
广电三网合一方面的需求?
呵呵
vivado不支持同步复位的综合了
2013-1-4 11:15
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......
如果某一条路径被以下四个约束语句同时约束......
2013-2-2 11:55
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......
刚转投xilinx，还真不习惯，求指点
2013-1-13 09:22
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......
嘻嘻，专业的选择。
请教问题，关于FPGA管脚定义发生改变
2012-12-28 09:23
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http://bbs.21ic.com/icview-285497-1-1.html
你这IO怎么有部分重复分配？
一共多少个IO？
:)
为何选择Zynq-7000 All Programmable SoC
2012-12-29 23:22
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......
......
菜鸟询问：想走FPGA的硬件路，该怎么来学习好？求介绍书
2013-1-29 09:03
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清华大学出版社的。
FPGA设计的基本原则、技巧与时序电路设计
2012-12-27 08:23
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......
chipscope 抓的信号相互乱串怎么回事
2013-3-14 20:05
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:)
申请开设【仿真与验证】版
2020-7-13 08:34
- 21ic投诉|建议|站务
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支持猴哥
改进能提高串口通信可靠性
2012-12-27 08:27
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:)
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