时钟与数据在FPGA中的同步设计
2014-2-11 09:46
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148.5M了，需加一些时钟约束的，
如何约束查资料
今年准备向FPGA进攻，麻烦大家帮我看下那个厂家FPGA好。
2014-2-11 09:45
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xilinx的，
同呼唤大神，如何在一个vhdl中同时用上升和下降沿
2013-12-24 22:08
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同一个进程中不可以同时用上升沿和下降沿，底层无相应的器件与此对应，综合会报错 ...
FPGA中两个模块间怎么传输大数据
2013-11-5 07:57
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异步，同步都行，设置clk，使能信号，数据线，就可以了
[Spartan-6]FPGA上电配置过程中的IO电平问题
2013-10-26 17:40
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可以只将HSWAPEN拉高即可
如何编写约束文件？
2016-1-13 23:56
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约束分：
1，IO约束，IO的位置，电气特性等
2，时序约束，这个和你设计要求有关
3，位置，如将某个bram，或 ...
FPGA速度等级问题
2013-10-25 23:12
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可以，
低等级可以用高的，如工程中是－2，实际芯片为－3，可以的。
反过来侧不行，如工程中是－3，实际芯 ...
谢谢
2013-11-1 16:42
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在学，找些书上的例子多看看。
ise用iMPACT编程时一直停在0%，挺急的求救
2013-10-21 23:16
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上打印信息
关于xilinx的小白问题
2014-6-11 17:15
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1，关注IP和用户逻辑接口处时序
2，FPGA需要独立时钟源，可以在FPGA内部倍频
3，高速串行本身包含时钟信息 ...
1，GTX是硬核，版图级的，无需另行付费购买。
2，V6的容量，资源都比S6要多了很多，最高能运行的频率也不一 ...
FPGA控制AD采样数据DDR3存储后出现毛刺的问题
2013-10-12 16:09
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时序是否有约束？
Node<a> of sequential type is unconnected in blockA
2013-10-11 22:35
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1，检查代码的例化是不是正确
2，确认这些端口是不是存在冗余
XILINX 的 ISE ，怎么在原理图里将输入和输出直接连接起来？
2013-9-25 18:53
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尝试将两个双向的改成两个单向的连接
FPGA和VHDL的先后
2014-4-18 16:07
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交叉同时进行，没有说一定要哪个先哪个后，
赛灵思再写传奇！半导体业界首个20nm 投片！
2013-9-16 09:32
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:lol
FPGA芯片加上散热片后依旧很烫是怎么回事
2013-9-17 21:25
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有多烫？
资源利用率有多少？
速速多少？
逻辑控制问题
2013-9-11 18:02
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第一级的时序逻辑和第三级的时序逻辑是在同一个时钟域内吗？
1，如果是，对这个时钟域做周期约束，然后查看 ...
读写FPGA FIFO问题？
2013-9-11 08:16
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;P
基于I2C的数码管显示问题
2013-9-11 16:20
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