输入输出为什么加FF
2012-7-6 21:39
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o，恩，呵呵，我确实看到注释处有IOB
从ZF的代码中看，这个FF好象是加在IOB中的，也就是综合中设置将FF放入IOB，减少的是IO到第一级或最后一级FF ...
减少哪的延时？嘻嘻，没一个说的细的。
做过SDI解音频信号的朋友请进
2017-4-1 14:36
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:lol，嘻嘻，我才9个月就闪人了。
国产FPGA也给力
2012-4-21 23:01
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不敢用，很多事情伤了国人的心。
verilog小数如何表示
2012-3-6 22:54
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是的，正是猴哥说的这个思想。
要么用IP核，要么自己写乘法器
assign F = KF*F_reg + S; //zuhe
assign E = Y?KE*E_reg:VT;
//assign E = KE*E_reg + (Y?VT: ...
求助：关于AD，DA芯片的选择问题！
2012-3-3 23:36
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建意使用专门的视频芯片，
黑白图像，用的色彩空间需RGB三个值转换过来。先了解下色彩空间。
148.5M分频得到3.072M请问怎么分
2012-3-31 08:51
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恩，:lol
148.5 to 3.072分的很精确确实有难度啊
如何使用ARM配置FPGA?
2012-3-3 12:27
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嘻嘻，:lol
查看目标器件的关于配置的文档，下面有关于配置模式的选择方面选择select MAP模式，即可 ...
时序仿真不正确怎么办？
2012-3-12 17:21
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STA，时序约束后，软件会进行时序违规情况检查，来保证时序的正确性，现在时序仿真基本都不做了。 ...
时序仿真的图就这是个样子的，只要在时序沿处数据的建立时间与保持时间满足即可。 ...
加时序约束来检查时序违规情况，两家公司写法不一样，但思想基本一样。
时序仿真不正确怎么办？
2012-3-7 23:18
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猴哥好，嘻嘻
加时序约束来检查时序违规情况。
《基于FPGA的数字信号处理》图书已经出版了
2012-3-7 13:19
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听说是作者是安富利的FAE哈，
恭喜恭喜，
:P
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