verilog parmater的问题
2013-7-29 21:32
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:)
电路板的问题
2013-8-7 19:43
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;P
晒一下我设计的最小的彩超主板!
2021-1-7 18:24
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:)
SP6中是软核还是硬核？
2013-7-30 23:46
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软核
CPLD/FPGA可以用133M的晶振么
2013-7-18 00:04
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倍频，
外部用有源晶振，或时钟芯片产生的时钟
verilog程序解释
2013-7-18 00:03
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查语法书
VHDL映射关系
2013-7-2 22:46
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:lol
请教
2013-7-2 22:39
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:lol
altera 还是 xilinx ？
2014-5-23 11:09
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- 23755
:lol
必需的
;P
GSM给你讲一个FPGA引脚“未分配”隐患的故事
2013-6-23 16:39
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:)
Spartan-3 DCM使用求助
2013-12-5 19:35
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:)
个人觉得，输入到 PLL复位无需50M时钟打这一拍。这估计也就你所说的另外一部分逻辑。 ...
然后又用PLL产生的高速时钟将PLL的LOCK和输入复位生成的复位信号又打了一拍做为整个系统的复位信号
打这一 ...
介绍一款主流的FPGA芯片
2013-7-7 21:34
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:lol
下载Xilinx IP Core
2013-6-22 20:51
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估计难，有license都是要银子的。
verilog 检测上升沿和下降沿的一种方法
2014-12-9 20:11
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如果要检测信号为a，输出为b
不同时钟域，异步情况：
always @ ( posedge clk )
b ...
如果要检测信号为a，输出为b
不同时钟域，异步情况：
always @ ( posedge clk )
b ...
:)
1，加快clk时钟频率
2，对于现有的这个逻辑，输入信号直接打一拍输出，如输入信号和clk的时钟域同步，直接 ...
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