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两套夏宇闻 verilog HLD 视频课程
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verilog仿真文件数组初始化出错
2023-10-28 09:49
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建议使用一个always模块对数组进行初始化；
alway@(posedge clk)
if (rst == 1'b1)
begin
data[0] ...
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