如何简化V6 DDR3控制器的使用－－转自FPGA版
2015-1-19 21:00
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猴哥，为什么要延迟一个节拍作为判断数据是否成功写入，直接用wdf_rdy_ns判断不就行了？将它引到端口输出 ...
猴哥，你说的那个FIFO我怎么没找到啊？
赛灵思DDR3控制器默认是随机读写吧？（一会读一会写）
2015-1-7 09:16
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我总觉得赛灵思DDR3控制器默认是随机读写，我现在想顺序读写（先写满再读），我想问下大神们是不是要改下控 ...
有谁用过Xilinx Virtex-6的ddr3 ip 核
2016-5-8 17:12
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在Virtex-7和Kintex-7 FPGA中实现高性能DDR3数据速率
2014-11-20 16:40
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Xilinx DDR3控制器接口带宽利用率测试<三>
2014-11-20 16:39
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如何正确利用chipscope观察DDR3控制器内部的信号
2014-11-20 16:38
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Xilinx DDR3控制器接口带宽利用率测试<五>
2014-11-20 16:35
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求助spartan-6 DDR3控制器调试
2015-6-6 22:53
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如何简化V6 DDR3控制器的使用
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关于DDR3的读写操作，看看我的错误在哪？
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Xilinx DDR3控制器接口带宽利用率测试（一）
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大神们，DDR3控制器有相应的规范标准吗？
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