ML605 MIG 等不到 app_rd_data_valid有效
2014-2-20 15:52
- FPGA论坛
- 8
- 6606
5# GoldSunMonkey 多谢monkey, 还是在论坛里收获了不少的
1# harborn 这么久了没人回复，还是我自己来回复吧。
根据xilinx MIG的文档（比如ug406），app_cmd其实不 ...
关于PCI express 链路速率和宽度
2013-1-24 15:57
- FPGA论坛
- 18
- 4084
1# harborn
我个人觉得这应该是主板的问题，换台高配的主板应该就能解决问题了。 ...
链路宽度及速率如果受限的话，DMA的性能也就受限了！
所以如何提高链路宽度和速率呢？
3# piandhai ...
PIO以及DMA只是TLP的操作方式吧，和链路宽度及速率没有关系吧？
3# piandhai ...
是的，ML605
2# GoldSunMonkey
FPGA控制RAID 设备
2012-9-4 21:22
- FPGA论坛
- 4
- 2799
Xilinx 的PCIe核本身就可以配置为RC的，virtex6（我只有virtex6的板子）以上就支持了。
FPGA + PLX 也不是 ...
MIG3.8 ISE13.2 的时钟问题
2012-8-20 22:09
- FPGA论坛
- 12
- 5346
2# Backkom80 2楼说的对，确实需要修改MIG生成的顶层文件。
MIG生成的core的时钟默认是从外部引入的，所以 ...
2
3
近期访客