AD采样问题
2014-4-15 14:06
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时钟用的是AD芯片给的采样时钟DCO，这个有影响吗？
多亏了论坛各位大神的指点啊。只是采样这个问题解决了，后面肯定还有很多毛病，请问猴哥这个AD的有效位数 ...
应该是没问题了，后面的问题是异步fifo没控制好，导致fifo输出的数据没对齐。 ...
找到了，在ISE中是使用原语例化，IDDR 和 ODDR。
额，这是个IP核还是啥？core generator里哪里能找到啊？
好像Altera有DDIO，Xilinx也有吗？我找了好久没找到，现在准备fifo读写都用AD采样时钟，这样就能同步了， ...
这个主要是与为了与前端信号相参，使用9516将前端时钟输入锁相到200Mhz作为采样时钟，而且FPGA的pll输出2 ...
这个DCO是200M的，频率应该相同，但是这个DCO是ADC外部输入的，跟clk_200m不同源，这种情况也会溢出吗？ ...
我也知道频率高了不行。。。现在的问题是八通道的ADC需要同步，一片AD有两个通道，通道1在上升沿采样，通 ...
主要是现在采样有点问题，想看下采样时钟是不是正常的，我用pll产生的400M信号采的这个时钟，出现这种现 ...
大家好，我现在在调试一块AD转换器，FPGA是Virtex 5，AD型号AD9643，现在遇到一些问题，AD9643的采样时钟是 ...
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2015-11-10 00:13
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