申请开设【仿真与验证】版
2020-7-13 08:34
- 21ic投诉|建议|站务
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顶。。。。。。。
用覆铜板制作手写绘图板
2015-11-10 00:13
- DIY讨论区
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表笔接个恒流源，四角的连线接电流变电压电路再进行AD，通过这四个AD值应该可以换算出相对位置，不知这个方 ...
mig生成ddr2的ip核时序问题
2013-9-23 13:21
- FPGA论坛
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问题解决了，是我自己理解时序的错误。
关于xcf32p配置电路的一个问题
2015-4-16 21:12
- FPGA论坛
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感谢猴哥的关注，我在另一个文档里找到了CLKOUT的连接方法（Platform Flash PROM User Guide）：
...
我只是想确认下slave serial模式下怎么使用 clkout，图上好像没有阿。
......
谁知道TI DSP中高效编写C语言的要求和方法
2014-1-11 21:26
- 德州仪器MCU
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TMS320C6000 Optimizing Compiler v7.4.pdf
2万多行无注释汇编怎么看？
2013-11-23 18:27
- DSP 技术
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加油 看完你就是大神了。
有熟悉Altera的进来指点下
2013-11-10 20:18
- FPGA论坛
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已解决，实际上的确是会被优化，本想只放些模块看下资源使用情况，看来还是得把代码写好才行。。 ...
AD采样问题
2014-4-15 14:06
- FPGA论坛
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时钟用的是AD芯片给的采样时钟DCO，这个有影响吗？
多亏了论坛各位大神的指点啊。只是采样这个问题解决了，后面肯定还有很多毛病，请问猴哥这个AD的有效位数 ...
应该是没问题了，后面的问题是异步fifo没控制好，导致fifo输出的数据没对齐。 ...
找到了，在ISE中是使用原语例化，IDDR 和 ODDR。
额，这是个IP核还是啥？core generator里哪里能找到啊？
好像Altera有DDIO，Xilinx也有吗？我找了好久没找到，现在准备fifo读写都用AD采样时钟，这样就能同步了， ...
这个主要是与为了与前端信号相参，使用9516将前端时钟输入锁相到200Mhz作为采样时钟，而且FPGA的pll输出2 ...
这个DCO是200M的，频率应该相同，但是这个DCO是ADC外部输入的，跟clk_200m不同源，这种情况也会溢出吗？ ...
我也知道频率高了不行。。。现在的问题是八通道的ADC需要同步，一片AD有两个通道，通道1在上升沿采样，通 ...
主要是现在采样有点问题，想看下采样时钟是不是正常的，我用pll产生的400M信号采的这个时钟，出现这种现 ...
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