MODELSIM调用Altera IP核，仿真有问题，求解答
2013-4-19 11:12
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这个可以有
你那样谁受得了
modelsim必会仿真教程
2015-1-22 14:46
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snipmate和普通的vim插件安装方式都一样的啊
我只想说我手指受不了emacs需要疯狂的使用ctrl键
请教个FIFO的使用问题
2013-5-21 21:19
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异步FIFO还是可以同时读写的
用过lattice的异步FIFO模块，可以同时读写
altera的晚上回家试试
不会吧
fifo本来不就是干这个的吗
先不说时序上有什么影响，这样做可以吗？
保证在rdreq拉高前后有时钟，不可以吗？
但是这个latency也太多了吧
初步数了一下，有8个clk
而且在altera的IP配置里面也没有找到相关的东西 ...
我把rdclk一直给，基本上还是那样
恩，你说的有道理
为什么rdempty在写进数据后隔了很长时间才变低？
关于用Verilog函数读写文件的问题
2013-4-22 15:06
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没有格式要求
但只能读取二进制或十进制的数
奇怪，声明的端口在rtl视图里看不见了
2013-4-25 19:42
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这个点，是我编辑的时候不小心弄掉的
modelsim综合后仿真时奇怪的高阻
2013-4-25 11:49
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你这是功能仿真吧
综合后仿真时有问题的
蛋疼的事，时常发生
上传了，有感兴趣的麻烦看下吧
为什么复位的时候还是高阻？
没有大神跳出来说下吗
一个计数器，为什么中间的那一位会被优化呢？
三段式状态机状态跳转如何理解
2013-4-28 21:49
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但这和字面意思不就不一样了吗？为什么要这样搞
这种写法
next 肯定比 current 早啊
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