想问下关于做dds时那个查找表怎么放进去
2013-5-19 23:14
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可以读文件
设计一个可控8位二进制加/减计数器
2013-5-22 00:06
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:lol
还学生分组呢
使能时钟的问题
2013-5-17 22:43
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建立保持的问题
en=(cnt == 3'd4), 改成0, 1, 2, 3都可以. 效果一样的.
en信号在clk上升沿之后有一段保持时 ...
DM9000AEP通信问题
2017-1-16 22:39
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发给PC时,目的MAC可以是全FF或者是PC网卡MAC,
通常调试时都设置成全FF, 这是广播地址, 任意网卡都能接受.
...
MAC应该是随便写
lz确定DM9000AEP能收到数据包, 而PC提示连接受限?
那DM9000AEP发送电路可能有问题, 检查一下,
以前我解决 ...
应该是计算机自动发送的广播包. 跟自己程序没关系.
verilog的一点体验
2013-5-11 21:46
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边沿触发的
贴出一段Verilog的程序，请教~
2013-5-13 20:52
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1) rd_data_start2状态没有用到
2) else data_372
空间辐照环境下的FPGA可靠性设计技术
2013-5-6 21:22
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是啊是啊, 新技术, 长见识了.
好文. FPGA还能这么玩, :lol
初学者，不知道为什么没有指定的数码管也亮了，求大神。。。。
2013-5-6 21:19
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贴图应该用添加附件.
至于你问的问题, 自己先分析一下. 看了半天, 不知所云. ...
AD输出时有时无。
2013-5-4 23:22
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把信号1周期解码得到的采样值也在图中显示出来吧. 看2进制看不出什么问题.
只能猜是不是数据都偏小, 恰好有 ...
VHDL语句执行顺序请教
2013-5-4 23:09
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一般仅仅是
猴歌回答得很对啊.
楼主并行没搞懂吧, 可以看看下面3个process, 功能完全一样.
用 ...
刚学verilog，问3个小问题
2013-5-6 21:21
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3.
这种写法综合结果复杂度很高, 应该只用于testbench
1. 语法不同.
比较时有两边参与运算
赋值时仅右边运算
2.
define是全局常量, 数值固定.
parameter是局部的 ...
基础问题：顺序执行还是并行执行
2013-4-20 23:28
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这个问题用RTL图的话， 有点像杀**用牛刀。
process内对signal赋值，都是非阻塞的，也就是说，所有的赋值都 ...
[送开发板名单公布]抢楼送书，发帖送开发板活动又开始啦。
2013-9-22 21:27
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我来试下, 运气
求OFDM代码
2013-4-12 12:46
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编码还是解码.
编码的话, 硬件实现. 解码的话, 可以FFT.
我也是只知道个大概。 不过， OFDM对频率准确性要 ...
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