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rosedao

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这用的always,好吗?
2013-4-28 14:24
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  分频出来的时钟稳定性会差些,最好要锁相环分频吧,你说人家这么写,估计时钟频率不高,要求没那么严谨, ...  
  不好,也不是很多,加俩寄存器adc_clk_delay1和adc_clk_delay2对adc_clk打两拍,adc_clk_delay1 & (~adc_cl ...  
`define和parameter有什么区别么,求解
2013-3-10 15:54
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  • 2691
  这个是宏的标志吧,就跟C语言里define前要加#一样  
  这个是宏的标志吧,就跟C语言里define前要加#一样  
  另外的话,`define可以定义成一个表达式,比如 `define A a=(b>c)?1:0 ,parameter好像没见过这么用的 ...  
PCIE问题 FPGA学习资料
2013-3-11 21:08
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  读写下,写的相当不错  
FPGA控制ADC0809
2013-2-25 22:37
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  最后一句吧,temp上升沿应该把data值给q,其他时候q可以置高阻态,另外的话,检测temp上升沿最好不要放在al ...  
大家讨论一下这个RTL的code综合成门电路后会是什么样子
2013-2-21 16:36
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  的确,用这样的比较方法电路简化了很多·,但实际设计中,对于一个大的设计需要讲究这样的每一个细节吗? ...  
FPGA时序分析(三)
2013-2-22 14:00
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  很不错,最近刚理解了时序分析的各种概念,看楼主的文档,正好更好地补充一下 ...  
verilog简单问题求助.
2013-2-20 20:39
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  这是时序逻辑,不需要加load信号,逻辑上没问题,估计还是楼主其他地方出差错了 ...  
晒晒新做的CYCLONE IV核心板 EP4CE15 共享原理图和测试程序
2024-11-22 13:58
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  的确有点像黑金的板子  
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