论坛首页
任务活动
问答
论坛专题
登录
注册
tuqiaozi
+ 关注
粉丝
0
|
主题
0
|
回帖
1
加好友
私信
帖子
主题
回复
评论
一个system verilog的问题,求行家解决
2019-10-24 07:14
FPGA论坛
17
5008
你好,我也遇到了一模一样的问题,按照你说的,在所有module中都连接了interface中定义的信号,但是该问 ...
2
3
近期访客