编译问题求助
2012-1-12 18:36
- FPGA论坛
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- 1910
不是写了 RDTA 没有声明啊
请教高手，关于Verilog HDL 程序编译
2012-1-13 14:54
- FPGA论坛
- 2
- 2815
output reg COUT;
哎 既然当了回高手，:(
请教大家一个问题
2012-1-7 13:51
- EDA 技术
- 2
- 1861
是的，先把数字同步电路整明白了 ，verilog 用上几天就可以初步达到可以实用的地步 ...
状态机异常
2012-2-1 14:50
- FPGA论坛
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- 2584
无代码无真相
FPGA 入门
2012-2-19 12:49
- FPGA论坛
- 10
- 2485
同步电路设计 ，然后学点verilog 基本就先初入个门
学习FPGA能从事的工作是什么啊？
2012-1-18 14:53
- 职场生活
- 22
- 8797
一般做一些接口逻辑实现，还有像视频监控可能就是一些协议实现，或者算法实现 ...
也不是，我一个同学就是 大学毕业什么都不会，去了一个小公司做单片机软件，老板后面要做一个摄像头方案， ...
为什么延时不准确？
2011-12-28 20:58
- FPGA论坛
- 9
- 3085
无代码无真相
fpga管脚问题
2012-3-19 18:40
- FPGA论坛
- 9
- 2868
看datashift上面有写的，有些pin是固定做那个功能的和asic一样的
怎么用硬件实现数据移位
2011-12-10 20:17
- FPGA论坛
- 10
- 2608
[img][/img]
reg [7:0] shift_reg;
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
shif ...
fpga 语句执行时间？fpga与cpu的关系？
2011-12-24 00:56
- FPGA论坛
- 5
- 4467
这个是电路不是程序，电路其实也是一部一部的，所有的电路都在同一个时钟沿进行动作，所以就不存在所谓的
...
数字设计&verilog 每周一练（一 二）
2024-11-27 09:18
- EDA 技术
- 157
- 179049
这段代码写的不错
1212
2012-1-9 18:03
- 侃单片机论坛
- 98
- 17169
其实我觉得 LZ还是蛮厉害的，看得出来LZ是有兴趣之人
跪求意见
2011-12-7 16:36
- 侃单片机论坛
- 13
- 2834
其实毕业的时候 我没有我还没有你厉害 重要的是 抓住机遇，不放过每一次机会 ...
LVDS串并转换
2013-4-24 16:02
- FPGA论坛
- 13
- 5271
这两个时钟不同源 需要用异步fifo 精确的40m时钟不一定能行，一定要保证 8×40m>= 32m 才行 ...
咨询下如何设计单稳模块
2011-11-29 19:05
- EDA 技术
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- 1887
？
FPGA默认的时钟周期多少啊
2011-11-29 19:04
- EDA 技术
- 4
- 4938
和你的晶振有关系，同时需要对时钟的周期进行时序约束
FPGA菜鸟向高手请教
2012-3-21 22:18
- EDA 技术
- 6
- 2746
先不要急着写代码，掌握好同步设计，然后可以找点例子来练习，练习的时候可以用modelsim仿真，仿真完以后再 ...
QUARTUS9.0出现错误，求帮助、
2011-11-29 19:04
- EDA 技术
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不是写了没有 licese吗？
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