如何使用约束 将一个接收模块放在接近IO脚的区域
2011-11-23 16:04
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再问一下各位高手 俺的源代码中写的寄存器的名称是serial_stream_pos，如下：
为什么.UCF进行约束的时候 ...
12# 钻研的鱼
一个一个bit定位 这个倒是可以 就是比较麻烦
5# wahahaabc
鱼哥 俺试了一下 如果one寄存器是10bit 则MAP错误 提示如下：
ERROR:Pack:2811 - Directe ...
6# 钻研的鱼
这两天太忙了 还没有时间来弄这个 过两天试一下
3# 钻研的鱼
鱼哥 俺的设计这样约束不行
再问下鱼哥 INST "ddr2_top0/data_path0/data_read_controlle ...
免费下载ISE13
2012-12-16 20:36
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2# AutoESL
同感 特别是PlanAhead 特好用 有altera软件的易用风格了
Xilinx XST与Synplify综合结果差别大吗？
2011-6-20 11:12
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学习了。顶。
强啊，赛灵思Virtex-6助力LSI实现超强媒体加速器
2011-6-25 23:48
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这电路板看上去 就是一种艺术
route delay很大的design,ISE如何约束更容易meet timing
2011-6-21 10:16
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21# tikelu
使用使用RLOC约束以后，MAP总是错误
18# wahahaabc
看来周末大家都在休息呀
11# AutoESL
同楼主一样遇到相同问题 楼主用的V6 俺用的S6 楼主运气不错 register_duplicate + registe ...
Virtex-6 FPGA ML605 评估套件限时促销
2011-6-24 13:24
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买不起
请教关于晶振给fpga提供时钟的问题
2013-8-17 09:48
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5# 钻研的鱼
同意鱼哥的说法
关于RLOC约束提供时序性能的问题
2011-7-6 21:06
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可以看到寄存器fd_dpb4处于X0Y0位置，和约束一致，如下图：
个人理解：RLOC约束可以定位模块内部的各个元件的相对位置，就像13楼图中的各个寄存器的定位，然后使用RLOC ...
12# 钻研的鱼
"ucf文件里面只有rloc_origin约束" 源代码文件中也有RLOC约束，如下：
...
LM3S9B96中文数据手册(北京锐鑫同创翻译)
2014-1-9 15:35
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不错 顶一个
赛灵思FPGA世界的朋友，请帮忙投票哦！
2011-6-25 14:55
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顶
VIRTEX 5 中文手册
2013-2-21 19:50
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- 6476
不错不错 还是中文看起来爽 有没有V6的中文手册？？？ 下一个项目打算用V6了 ...
Xilinx Virtex5 LX110T FPGA开发平台
2011-6-22 20:52
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哇噻 看起来不错哟 顶一个
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