基于Verilog HDL的FIR数字滤波器设计与仿真
2013-8-14 23:58
- EDA 技术
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五、结论
利用Verilog HDL设计数字滤波
器的最大优点就是可使设计更加灵活。比较硬件电路图设计，V ...
3、验证仿真 完全可综合设计的一个优点就是同样的HDL代码能够用于验证和综合。在使用HDL代码之前必须要 ...
2、Verilog HDL代码编写风格 HDL代码编写应该具有很好的易读性和可重用性，而自顶向下的分割方法可以帮 ...
一个L=8的FIR设计如图2，利用了输入的8个样本。因此称之为8抽头滤波器。该结构是有一个移位寄存器，乘法 ...
其中每个标有z-1的方框都代表了有一个时钟周期延时的寄存器单元。这个图中标出了数据通道和必须由滤波器 ...
VHDL设计的微型打印机控制器技术
2013-8-23 22:02
- EDA 技术
- 8
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这个控制模块的主要信号目有：reset，ask，stb和busy。其中前3个信号是微型打印机的并行接口信号。而busy信 ...
4．2 基于状态机的打印控制模块设计 微型打印机控制模块主要控制打印机的工作时序，使其能够正常工 ...
4 系统设计 按照从上至下的可编程系统设计思想，利用Ahera公司的CYCLONE系列FPGA器件，通过QUARTUS II ...
图3为并行接口的时序，FPGA按照这些信号工作时序进行正确控制。当输入信号进入打印机时，即可驱动打印机完 ...
3．2 并口连接 TP UP-SF系列打印机的P型机采用与Centmnics标准兼容的D一25并行接口，接口插座则与IBM PC ...
Verilog-HDL仿真软件ModelSim 的基本操作
2012-7-15 00:15
- EDA 技术
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双击该模块，就会出现【sim】选项卡。如图11所示。
图11 【sim】选项卡
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选中【Compile All】菜单项并单击，就会编译刚才加载的文件。单击【Library】选项卡，出现被编译后的模块， ...
然后，仍然在【Project】选项卡区域中单击鼠标右键，就会出现进行编译的快捷菜单。如图9所示 。
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单击【OK】，就可以看到在【Project】选项卡中，出现"*.v"和"*.tst"文件了。如图8所示。
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如图6所示，将文件类型选中【All Files（*.*）】选项，并选择好文件。然后，单击【打开】，就可将"*.v"文件 ...
单击【Browse...】，出现图6所示的对话框。用于选择将要增加到工程中的文件。 图 ...
在图5所示的【Add file to Project】对画框中，通过【Browse...】浏览路径，然后在【File Name】中填写将要 ...
然后,在【Project】选项中单击鼠标右键,就弹出图4所示的快捷菜单。选中【All file to Project...】菜单项并 ...
第一个是与门逻辑的Verilog-HDL描述，第二个是相应的顶层模块（测试程序），将这两个文件拷贝到test的目录 ...
单击后，在弹出的对话框内适当填写工程文件名，如图2所示。单击【OK】后，一个新的工程文件就建立了。
图2 ...
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