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时序约束问题

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楼主
lbr_gao|  楼主 | 2015-8-17 15:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, hz, FPGA, PGA
初学fpga，就想问问大家都说要时序约束，到底根据什么去做约束？如果说根据设计要求，50mhz的clk，暂且不论50mhz需不需要约束，我就想问问，如果约束，我应该在什么时候去做什么样的事情？对着综合好的网表看么。。。望不吝赐教啊

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沙发
lbr_gao|  楼主 | 2015-8-17 15:36 | 只看该作者
比如说，我外部输入时钟就只有一个还要约束吗？

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板凳
hevry| | 2015-8-23 09:05 | 只看该作者
时序约束用来设置FPGA的综合以及PAR时的延迟，主要包括PERIOD，OFFSET和输入输出延迟三类。
具体的设置根据设计要求来，即便外面只有一个时钟也需要约束。

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