发新帖我要提问
返回列表
打印
[FPGA]

CycloneIV控制DDR2的最大时钟频率是多少？

[复制链接]
3610|5
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
herozoujie|  楼主 | 2016-1-25 20:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
cycloneIV, DDR, 控制, 时钟频率, AN
用的FPGA是CycloneIV,速度等级-6，手册上只写了最大时钟频率是200Mhz,DDR2的控制引脚分配在bank3和bank4。实际应用的时候这个时钟能跑到多快呀？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
汉水之子| | 2016-1-26 09:46 | 只看该作者
可以在手册中DDR相关部分找到具体要求的

使用特权

评论回复 赏
板凳
herozoujie|  楼主 | 2016-1-26 18:27 | 只看该作者
我没找到呀！！！
我在altera的论坛上也问过，回复是不能超过200Mhz！

使用特权

评论回复 赏
地板
herozoujie|  楼主 | 2016-1-26 18:27 | 只看该作者
网上有说166Mhz是最大

使用特权

评论回复 赏
5楼
herozoujie|  楼主 | 2016-2-19 16:39 | 只看该作者
我来回复下自己吧：-6等级，top,bottom bank可以到200Mhz, left, right bank 到167Mhz.

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

herozoujie

70

主题

152

帖子

0

粉丝