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VHDL PROCESS 敏感信号太多怎么办？

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楼主
como|  楼主 | 2012-3-14 18:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
PROCESS, VHDL, 信号, 电路, 组合逻辑电路
请教大家一个VHDL语法问题：
设计一个组合逻辑电路，敏感信号很多，必须全部写在process（）列表里？有没有简便方法？

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沙发
mr.king| | 2012-3-14 18:39 | 只看该作者
现在编译器智能的把敏感信号加入，你不显式地写也能综合

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板凳
como|  楼主 | 2012-3-14 18:54 | 只看该作者
谢谢2楼，主要是生产告警太多，不方便查找问题。
我已找到答案，VHDL 2008支持 process（all）语法，这样就不会告警了。

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