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FPGA设计中 Verilog HDL实现基本的图像滤波处理仿真

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FPGA技术江湖|  楼主 | 2024-5-20 16:43 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
hd, PGA, HDL, FPGA设计, FPGA
今天给大侠带来FPGA设计中用Verilog HDL实现基本的图像滤波处理仿真，话不多说，上货。



1、用matlab代码，准备好把图片转化成Vivado Simulator识别的格式，即每行一个数据：





代码：








2、EdgeSobel的Verilog源代码：














代码：









3、仿真文件：EdgeSobel_tb.v







代码：










4、把输出的txt文件转化成图片Matlab程序：










注意这里的A是double类型的，直接进行imshow会全白，要转化到0-1：A=A./255，或者把double类型转化为整形。


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