关于cd4066疑问，有图有真相

只看该作者 · 2012-8-9 22:04

本帖最后由 lidake 于 2012-8-10 11:14 编辑

大家好：
我想请教一个问题，我现在的项目是用LM339+CD4066组合的一个电路。
用若干CD4066分时导通，CD4066一端连接被检测端，相应的另一端连接LM339。
LM339的待比较端与好几个CD4066的另一端相连（不是检测端）。
使用一个LM339一直比较。做到用一个LM339比较很多的待比较端。（这就意味着若干个CD4066的被导通端是需要连在一起的）
但是今天我用示波器发现，当我第一组CD4066导通时，LM339经过比较后，当该组CD4066被关闭时（即此CD4066各个端口不导通了，为高阻时），我发现与339相连的那一端，却保持了关断此CD4066前的电平状态，直到下一组CD4066被选中，各个端口导通后，电平才被拉下去，这是为什么啊？
补充说明，做此实验是，我把第一组的CD4066的一个被检测端给拉高了，第二组的是拉低的。我想问的是，当第一组CD4066被关闭时，而第二组CD4066也没有打开时（没有导通时），为什么被高阻的CD4066那端会保持之前导通时的电平呢？
图11和22为示波器测得电平图，33和44为简易电路原理图。

1万 · 2012-8-10 09:43

给LZ提点建议，原理图画的太。。。。

可能连自已都难以看懂，IC器件要画成电气原理图，这样器件的功能电路的性能一目了然，否则，哪位高手有时间，能帮你耐心到对每个IC，查封装查引线原理图？

只看该作者 · 2012-8-10 11:15

感谢你的支持，现在已把图片33做了更加详细的说明，一看就懂。忘再次回答。 2# Cortex-M0

2万 · 2012-8-10 12:36

既然都是高阻，那它凭什么要变低？

只看该作者 · 2012-8-10 13:03

恩，这个问题，我也想过。但是我不清楚的是，高阻了以后，已经没有电压加载在DK端了，为什么电平会保持住呢？ 4# lyjian

2万 · 2012-8-10 13:14

自己看看339内部的等效原理你就知道为什么了

只看该作者 · 2012-8-10 13:23

没有，兄台。我上面测试的波形图，是已经把339给脱离之后，单独量的4066了。所以和339应该没关系吧。。。 6# lyjian

2万 · 2012-8-10 13:34

那就是4楼的问题
断开还有漏电流

只看该作者 · 2012-8-10 13:39

恩，我再把问题仔细描述一下昂，可能是我说的不清楚。
我现在没有和339相连。然后当导通1/4CD4066后，与外界传感器相连的一端被拉高了，因为现在是导通状态，所以相应的DK端也被拉高。我的问题是，为什么当我把该组4066断开时，与外界传感器相连的一端和DK端之间已经是高阻，甚至是断开了得状态，为什么DK端的电平被保持住了呢？直到第2组4066被导通后，由于外界传感器是拉低的状态，才被拉低呢？ 8# lyjian