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CPLD资源占用率不要超过多少？

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 楼主| wolfskin 发表于 2023-6-5 10:14 | 显示全部楼层 |阅读模式
CPLD, PLD, XILINX, 编译
设计使用的是Xilinx公司CPLD，型号为XC95288XL，目前的资源利用情况如下图，已通过编译且可生成下载文件，请问一下，CPLD资源利用率一般建议不超过多少合适？超过会有什么后果？请教各位！！！

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cooldog123pp
没有固定的吧，能动起来就没事  发表于 2023-6-6 08:06

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mcu5i51 发表于 2023-6-5 16:31 | 显示全部楼层
能装下就行,装不下就优化,优化不了就改芯片,这个就和电路板元件占用率一样,一般留点余量只是为了修复BUG或升级固件
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zlf1208 发表于 2023-6-6 17:07 | 显示全部楼层
资源使用率太高的话，如果今后有升级或修改Bug的时候可能会出现布局布线无法实现或电路的工作频率不能满足要求，看楼主的截图，使用率已经非常高了。

我在做样机的时候先选择大一点的芯片，待到定型后再根据实际情况进行调整，这样可以避免在研发过程中出现芯片不够大的情况，提高研发效率。
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 楼主| wolfskin 发表于 2023-6-7 16:59 | 显示全部楼层
多谢，感谢各位！受教了
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ywq930903 发表于 2023-6-9 11:32 | 显示全部楼层
使用Xilinx公司的FPGA比较多，想来CPLD和FPGA应该是一样的。
通常来说各项资源使用率最好控制不要超过80%，一方面是给后续功能添加和BUG修复留余量；另一方面是给布局布线留足够的空间，时序更容易收敛。当然只要编译成功且时序收敛，资源哪怕用到90%以上也是可以的。
但是我最近一个项目LUT使用88%，DSP使用80%，BRAM使用76%，Vivado编译到place阶段就报错提示预留的可调整空间不足。
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