modelsim仿真遇到问题

登录 · 发表于 2013-10-1 10:59

本帖最后由 1014291919 于 2013-10-1 11:01 编辑

刚接触modelsim，仿真锁相环时遇到问题，锁相环输出一直为高阻态，下面是图。

发表于 2013-10-1 11:02

pll_tb.v

`timescale 1 ps / 1 ps
module pll_tb;
reg clk_50M;
wire clk_100M;

plltest u1(
.clk_50M (clk_50M),
.clk_100M (clk_100M));

initial
begin
clk_50M = 0;
end

always #10000 clk_50M = ~clk_50M;

endmodule

发表于 2013-10-1 11:03

plltest.v

module plltest(
clk_50M,
clk_100M
);

input wire clk_50M;
output wire clk_100M;

pll b2v_inst(
.inclk0(clk_50M),
.c0(clk_100M));

endmodule

[Verilog HDL] modelsim仿真遇到问题

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