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求助:高速电路中如何时钟布线

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 楼主| wukuiyong 发表于 2007-3-10 15:43 | 显示全部楼层 |阅读模式
布线, 时钟, 高速电路, PCB, RAM
<BIG><br /><b><BIG>各位好!关于VOIP网关的时钟脚（RAMCLK），在PCB中如何布线.应注意什么？请多多指教！</BIG></b></BIG>
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comenew 发表于 2007-3-15 11:39 | 显示全部楼层

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时钟布线主要需要考虑的问题是时序，这个主要看你的spec，一般都有相应的Design&nbsp;Guide，可参阅。还有就是信号完整性的一般问题了，如阻抗的匹配，回路的完整等等。
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 楼主| wukuiyong 发表于 2007-3-17 17:15 | 显示全部楼层

EMC问题

先谢谢了！
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sushangwen 发表于 2007-3-21 16:07 | 显示全部楼层

阻抗匹配，包覆地线方式，路径长度，

回路方式等太多内容了，
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gxq 发表于 2007-3-23 22:44 | 显示全部楼层

阻抗匹配和时序！

  
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hzcook 发表于 2007-3-26 15:39 | 显示全部楼层

短,细,不要弯

周围要有地屏蔽,有空间的话加个RC调整阻抗匹配
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