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[Actel FPGA] 595上升沿串行数据输入和下降沿串行输出的VERILOG HDL

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 楼主| niceeagle 发表于 2008-8-17 22:18 | 显示全部楼层 |阅读模式
HDL, verilog, 串行数据, VerilogHDL
请问各位大侠：<br />&nbsp;&nbsp;595上升沿串行数据输入和下降沿串行输出的VERILOG&nbsp;HDL怎么写，我的程序<br />当全用上升沿输入数据和输出串行数据才能正常运行，如采用&nbsp;下降沿数据输出准备好，则始终不成功&nbsp;<br />谢谢&nbsp;
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