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[Verilog HDL] VHDL

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 楼主| 吕萌 发表于 2007-4-3 13:40 | 显示全部楼层 |阅读模式
VHDL, ST, se, ease, AN
&nbsp;if&nbsp;key_ch_release&nbsp;=&nbsp;'1'&nbsp;then&nbsp;&nbsp;--&nbsp;released&nbsp;=&gt&nbsp;return&nbsp;to&nbsp;idle<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;release&nbsp;&lt=&nbsp;'1';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;state&nbsp;&nbsp;&nbsp;&lt=&nbsp;ST_IDLE;<br /><br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;elsif&nbsp;cntr&nbsp;=&nbsp;REPEAT_START&nbsp;-&nbsp;1&nbsp;then&nbsp;&nbsp;--&nbsp;timeout&nbsp;=&gt<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;cntr&nbsp;&nbsp;&lt=&nbsp;(others&nbsp;=&gt&nbsp;'0');<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;press&nbsp;&nbsp;&nbsp;&lt=&nbsp;'1';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;state&nbsp;&lt=&nbsp;ST_REPEAT;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />这是用VHDL写的，但是这没有else，会产生latch吗？用Verilog怎么翻译过来,<br />还有other=&gt0,是所有输出都为０吗？？？？<br />Please&nbsp;answer!!!<br />Thanks&nbsp;thanks.<br />best&nbsp;regdards!<br />&nbsp;<br />
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