FPGA开发主要用VHDL还是Verilog HDL呢？

发表于 2010-1-17 14:45

FPGA开发主要用VHDL还是Verilog HDL呢？

发表于 2010-1-17 14:47

verilog更多些，更简单好用些！

发表于 2010-1-17 15:08

Vhdl你叫规范,而verilog比较灵活,一般工作以后,很多的公司都是使用后者的.
刚开始学的话,我觉得可能vhdl比较好入手

发表于 2010-1-17 15:09

我课题就用的verilog！

发表于 2010-1-17 15:20

Vhdl你叫规范,而verilog比较灵活,一般工作以后,很多的公司都是使用后者的.
刚开始学的话,我觉得可能vhdl比较好入手
亦正亦邪发表于 2010-1-17 15:08

verilog更好上手，
前提是学过C语言。

发表于 2010-1-17 15:26

好的，我用verilog呀！

发表于 2010-1-17 15:29

好的，我用verilog呀！
S3C2440 发表于 2010-1-17 15:26

只要你学过C，
很容易上手，
但是注意verilog和c的本质区别，
前者是硬件描述语言，
一定要在写代码的同时联想到硬件电路。

发表于 2010-1-17 15:45

学校里一般教的都是VHDL，
因为VHDL更严谨。

发表于 2010-1-17 17:07

VHDL 最好使

发表于 2010-2-21 21:47

楼上各执己见呀，不知道到底哪个好用

发表于 2010-2-22 20:22

我用verilog

发表于 2010-2-22 20:50

10# LPC300

哪个都好用，这得看你擅长哪个

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