pll倍频信号不正常

登录 · 发表于 2016-5-30 15:19

仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事，我用的是cyclone

我看别人的都是没有超前的，这两个信号同时变化的

发表于 2016-5-30 17:04

挺正常啊，你觉得哪里不正常？

发表于 2016-5-30 21:19

看上去应该是正常的哦~那个是locked啦，不是clocked！！建议你到Altera官网找一下PLL的Spec看一下，我没记错的话，locked信号会在输入clk和输出clk相位锁住之后，就会拉高！

发表于 2016-5-30 21:56

本帖最后由 wangrunpeng 于 2016-5-30 22:04 编辑

ococ 发表于 2016-5-30 17:04
挺正常啊，你觉得哪里不正常？

我看别人仿真出来clocked和clk_c0要同步，就是clocked变高的同时，clk_c0才会出现方波

登录 · 发表于 2016-5-30 21:57

本帖最后由 wangrunpeng 于 2016-5-30 22:04 编辑

kg405207486 发表于 2016-5-30 21:19
看上去应该是正常的哦~那个是locked啦，不是clocked！！建议你到Altera官网找一下PLL的Spec看一下，我没记 ...

我看别人仿真出来clocked和clk_c0要同步，就是clocked变高的同时，clk_c0才会出现方波file:///D:\adminsss\我的文档\Tencent Files\741247669\Image\C2C\2AC1ACCD55F2031102F6CFE1EE88C418.jpg

发表于 2016-6-1 15:02

你产生PLL模块时，没有设置locked信号与clk_c0同步

发表于 2016-6-1 15:21

waiter 发表于 2016-6-1 15:02
你产生PLL模块时，没有设置locked信号与clk_c0同步

但是他是ip核自动生成的模块呀，还需要自己修改吗

发表于 2016-6-1 15:41

当然需要根据你自己的需求更改了。别人是不需要locked和clk_c0同步，所以是一种设置。
你需要locked与clk_c0同步，就得自己改了。

[FPGA] pll倍频信号不正常