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[VHDL] VHDL generate语句

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 楼主| 伍角贰分 发表于 2016-10-10 22:28 | 显示全部楼层 |阅读模式
Gen, VHDL, TE
麻烦问一下VHDL中使用GENERATE语句时，声明语句之后到底要不要加BEGIN，看了好多地方给的标准格式上面是有加的，但是有些地方例程是不加的，有没有大神能指导一下。谢谢
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