verilog HDL寄存器元素赋值问题

发表于 2010-7-18 16:42

reg[15:0]temp[1：0]；怎么对4个寄存器中的每个元素赋值？可以一起赋值吗？
请各位大侠帮忙下。

发表于 2010-8-2 18:41

有没有人知道啊，帮帮忙吧。书上都找不到。

发表于 2010-8-3 15:10

那第二个存储器中的第二个元素怎么表示呢？

发表于 2010-8-6 19:05

都没人知道怎么对存储器赋值吗，不会吧。

发表于 2010-8-9 13:29

逐个赋值

发表于 2010-8-9 16:07

temp[1] =16'd0;
temp[0] =16'd0;

发表于 2010-8-9 16:10

3# 欧阳青云
这个好像不能直接取到bit,先设个变量。
wire [15:0] a= temp[1];
wire a_2=a[2];

发表于 2010-8-9 16:36

谢谢LS，不过
你那样也只能对一个寄存器赋值，但里面有4个那你要怎么赋值？还有temp[1]是第几个寄存器呢？

发表于 2010-8-9 17:45

temp[1]是第1个寄存器，temp[0]是第0个。
有4个是指reg [15:0] temp[3:0]？
那连续赋4次，temp[3]=16'd0; temp[2]=16'd0;……不过好像是挺麻烦的，应该有更好的办法吧。

发表于 2010-8-9 19:39

都存储器的赋值很不理解，也找不到相关的资料。

发表于 2010-8-9 22:20

找些书看看吧，夏宇闻老师的书上有提到。