三态门问题

发表于 2010-7-27 09:56

我用了一个74LV244三态缓冲芯片。当OE使能（接低电平），输入悬空时，输出（我有上拉）此时应该是什么状态？我用万用表量没有电压，谢谢

发表于 2010-7-27 14:36

输入为什么要悬空

发表于 2010-7-27 15:19

是作为输入端是作为板子接插口的一个排针，接到另外板子上。当时这个板子这个排针未连接，导致了问题。引发我想这个问题，真值表没有说明这种状态输出情况

发表于 2010-7-27 16:47

这个问题需要分析244的内部原理电路，手册上好像没有提供，所以不好说，但可以做个试验，应该能得出结论。

发表于 2010-7-27 16:59

CMOS器件的输入端不可悬空，悬空时的输出逻辑不确定，因CMOS电路的高输入阻抗，这时分布参数将决定输出逻辑状态。

发表于 2010-7-27 19:09

无法判定，CMOS输入不可悬空，讨论无意义。

发表于 2010-7-28 09:34

谢谢

发表于 2010-7-28 12:52

楼主有点吹毛求疵了.

因为是 CMOS 输入, 输入阻抗非常高, 外部引线接受到的噪声和干扰, 电源里的极弱漏电都会导致有效的输入反转, 驱动输出信号来. 所以 CMOS 输入不可悬空.
如果你要用可以悬空的输入器件, 那就改用 TTL 的器件, 比如 74LSxxx .
但是, 不能是 74HCTxxx, 因为这只是兼容 TTL 电平的 CMOS 器件, 还是 CMOS 器件.

发表于 2011-9-3 18:04

我做过一次实验，输入悬空，输出端开始为高电平，然后电压缓慢下降，最后变位0V

发表于 2023-8-2 11:17

我的OE选通脚由复位电路给高电平，输入接FPGA，后级输出都有20毫秒多的高电平，大约1.7V左右。处理不掉。

三态门问题

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