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[VHDL] mig产生ddr2控制器，有verilog的吗？

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 楼主| yaopingdian 发表于 2010-11-3 22:24 | 显示全部楼层 |阅读模式
verilog, DDR2控制器, HDL, ip核, VHDL
我用的10.1.3的ise版本，打算用mig产生ddr2的控制器。请问在哪设置ip核描述的语言是verilog或者vhdl？
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supperpippo 发表于 2010-11-4 14:45 | 显示全部楼层
在project options  里面那个generation里面的design entry 里面就可以设置
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