verilog中的井号

发表于 2011-12-15 16:24

大家好问下以下这一段verilog代码中的井号是什么意思？？
是延时的意思吗？
这一段程序是从xilinx提供的一个例程中的，是可以综合的！

前边还有 parameter Tcq = 1;
rd_intr_state <= #(Tcq) `BMD_INTR_RD_RST;

谢谢

发表于 2011-12-15 20:43

等待各Tcq个时钟单元。

发表于 2011-12-19 16:07

我用modelsim看了一下并不是等待时钟，而是等待那么多的延时，我想问一下这里是可以综合的吗？

2# GoldSunMonkey

发表于 2011-12-19 21:18

哦，我对VERILOG不熟，大约是那个意思。
我个人经验觉得肯定不可以综合。怎么可以这么写呢？

发表于 2011-12-20 10:21

延时赋值，只对仿真有效

发表于 2011-12-20 21:30

是的：）

发表于 2011-12-21 11:10

这个是不可综合的

发表于 2011-12-21 23:54

;P嘿嘿，看专家来了

发表于 2011-12-22 11:47

楼上的厉害啊

发表于 2011-12-22 23:17

:)7楼的更厉害

发表于 2011-12-23 16:05

但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？

7# dan_xb

发表于 2011-12-23 16:05

但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？

5# iim

发表于 2011-12-23 16:53

这个在仿真时有效，到了综合阶段就被XST无视掉了。而且也只推荐在仿真testbench里写，试图用他来建模RTL电路是行不通的。

发表于 2011-12-23 19:05

但是这段代码是我在xilinx提供的工程里截下来的一段，，而且我用ISE综合是可以综合通过的。。为什么呢？？

5# iim
274643473 发表于 2011-12-23 16:05

综合后，是按照没有这个#后面的东西运行。