XILINX FPGA的硬件设计总结之PCIE硬件设计避坑指南

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 楼主| gaochy1126 发表于 2021-6-29 20:42 | 显示全部楼层 |阅读模式

[color=rgb(51, 51, 51) !important]先对ZU11EG的资源进行分析,在UG1075中我们可以清楚的看到其包含4个PCIE块,分别位于X0Y2,X0Y3,XIY1,XIY0.

[color=rgb(51, 51, 51) !important]在文档PG213上我们可以看到如下:

[color=rgb(51, 51, 51) !important][url=https://file.**/web2/M00/03/ED/pYYBAGDX7xyAHNX2AAdNzbQqaLk572.png][/url]

[color=rgb(51, 51, 51) !important]总结上文:在硬件设计引脚分配的时候我们需要知道:

[color=rgb(51, 51, 51) !important]1、一个GT Quad由四个GT车道组成。为PCIe IP选择GT Quads时,Xilinx建议您在最靠近PCIe硬块的地方使用GT Quad。虽然这不是必要时,它将改善设计的位置,路线和时间。

[color=rgb(51, 51, 51) !important]2、需要注意PCIE lane 0的位置

[color=rgb(51, 51, 51) !important]3.根据些表格,这些表格根据以下内容确定哪些GT库可供选择:IP自定义期间选择的PCIe块位置。

[color=rgb(51, 51, 51) !important]那如何验证自己的分配结果呢?最终在实际使用的时候我们会应用到相关的IP核,最简单也是最靠谱的方法,是采用vivado新建工程,生成PCIE的IP核进行验证,如下图所示,可以清楚的知道对应的那些可用。

[color=rgb(51, 51, 51) !important]在FPGA硬件设计中,引脚分配是最重要的一步,也是最关键的一步。


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ypldz23 发表于 2021-8-7 22:53 | 显示全部楼层
您好,向大神咨询下:
最近老板突然想做PCIe接口的电脑上网卡,还是插4G卡上网那种,当时就觉得不可能实现,因为没有写方面的开发经验,团队成员技术水平不高,也就整过STM32F103系列的单片机,用库函数写过小型程序,PCB方面这就画过双面板,这种水平要开发PCIe的接口设备这难度也太大了,感觉需要好多技术,所以想了解下开发难度,想让老板知难而退。想请问大神,一般做这种项目需要几个人,每个人都负责什么?如果只有应届生的基础,每项技术从头集中学习需要多长时间能把功能先实现了?
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