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[FPGA] cyclone V 的LVDS接收数据不稳问题，求解答

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 楼主| dpf_eei 发表于 2021-8-27 20:43 | 显示全部楼层 |阅读模式
cyclone, LVDS, 芯片, AD, PGA, FPGA
调试AD芯片与FPGA芯片接口时遇到了问题，FPGA用的是5CEFA5芯片，用它4A bank与AD芯片输出引脚相连，BANK供电是１.８V，AD芯片采用AD９６４２，它的LVDS输出到FPGA接收，FPGA在PCB上未设计匹配电阻。使用quartus里自带的LVDS_RX模块，用AD的输出时钟做为LVDS_RX的输入时钟，解串因子为2，并在FPGA中设置LVDS的输入引脚input  termination为Differential。采集出来的数据很不稳定，请高手指教可能的问题在哪里？接收累加信号总有不对。附图如下：

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