Verilog中参数型常量问题

发表于 2012-4-12 10:46

用parameter定义常量a=50,这个a用于乘法器的一个输入，这样做可以吗？电路是通过寄存器存储50的这个值，然后在程序运行时把值给了乘法器？

发表于 2012-4-12 10:50

可以。
和你说的差不多。是寄存器化成ROM存储

发表于 2012-4-12 10:56

可以。
和你说的差不多。是寄存器化成ROM存储
GoldSunMonkey 发表于 2012-4-12 10:50

哦。。。这和我前面那个问题关于模块例化参数直接赋值是一样的是吧？！
电路内部就直接会赋值，那么我就不用外部给激励了是吧？

发表于 2012-4-12 11:35

嗯，是

发表于 2012-4-12 14:02

学习一下
仅作了解

发表于 2012-4-12 15:03

嗯，是
GoldSunMonkey 发表于 2012-4-12 11:35

好，谢谢猴哥！

发表于 2012-4-12 20:35

1# aikimi7

这个50并不是存储在寄存器里面，也不是转化成ROM存储。
这种典型的常数，都是连接到VCC或者GND的，不信你自己打开Technology View来看。

不过FPGA里面的VCC和GND也是内部的half-latch，容易受到高能粒子流的攻击。如果你是做高可靠性设计，会有专门的工具把这些“常数”引到IO上，让你接在PCB上电源或者地上。

发表于 2012-4-24 10:22

跟大家，有长了见识，
感谢大家的讨论

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