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[Verilog HDL] 四选一多路选择器

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 楼主| gaochy1126 发表于 2022-12-29 21:57 | 显示全部楼层 |阅读模式
多路选择器, 选择器
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  1. module cy4(out,i0,i1,i2,i3,s1,s0);
    

  2. output out;
    

  3. input i0,i1,i2,i3;
    

  4. input s1,s0;
    


  5. 

  6. reg out;
    


  7. 

  8. always @(s1 or s0 or i0 or i1 or i2 or i3)
    

  9. begin 
    

  10.    case({s1,s0})
    

  11.      2'b00: out = i0;
    

  12.      2'b01: out = i1;
    

  13.      2'b10: out = i2;
    

  14.      2'b11: out = i3;
    

  15.    default: out = 1'bx;
    

  16.    endcase
    

  17. end


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