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[Verilog HDL] Verilog中毛刺问题

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 楼主| gaochy1126 发表于 2023-2-18 14:45 | 显示全部楼层 |阅读模式
时钟, 电平, 锁存器, 触发器, 触发, verilog
锁存器和触发器分别对应异步逻辑和同步逻辑。我们常说触发器之所以可以减少电路的毛刺错误——注意是减少，不是完全避免——主要是因为只有在时钟沿的时刻，触发器的输入信号才有效，而锁存器却在整个电平有效。一个沿遇到毛刺的机会，自然比持续性的电平小很多！
触发器：
D触发器最简单的理解就是，在时钟满足“某种触发条件时”，输出的值就是输入的值，其他时间保持不变。
“某种触发条件”就是电平触发和边沿触发。
锁存器(Latch)


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