verilog能实现倍频吗？

发表于 2012-8-24 21:51

使用verilog hdl能实现倍频吗？
如果使用输入信号的上升沿和下降沿能实现2倍频吗？

怎么感觉有矛盾呢？

我知道PLL肯定能实现，但它的原理是什么呢？

发表于 2012-8-24 23:42

他是模拟器件

发表于 2012-8-25 17:54

这种方式“倍频”不靠谱。
使用计数法等分同期法就好多了。

发表于 2012-8-25 19:23

使用输入信号的上升沿和下降沿, 再加个单稳电路, 可以实现倍频

发表于 2012-8-25 21:34

没见过~~ 围观

发表于 2012-8-25 23:34

发表于 2012-8-27 08:39

PLL只能对时钟信号倍频；如果你输入的方波频率远小于系统工作频率，那编一个测频率倍频输出的程序不难；
PLL原理自己百度

发表于 2012-8-27 21:46

发表于 2012-8-29 20:56

:)广告帖，删除

发表于 2012-8-30 08:56

平时都是用PLL倍频的
用上升沿下降沿不能叫倍频吧，只能说是数据传输量*2
DDR2不就是这么处理的嚒

发表于 2012-8-30 09:13

平时都是用PLL倍频的
用上升沿下降沿不能叫倍频吧，只能说是数据传输量*2
DDR2不就是这么处理的嚒
jlass 发表于 2012-8-30 08:56

严重的同意。