新人请教verilog HDL的延时问题。

发表于 2013-3-21 10:05

求高人指点：如何用verilog HDL实现延时1毫秒、2毫秒？芯片的时钟频率为50MHz。还望论坛里的前辈不吝赐教，感激不尽……

发表于 2013-3-21 10:09

计数器啊，
50M，一个周就是20ns
1ms = 50,000个周期

发表于 2013-3-21 10:38

发表于 2013-3-21 10:44

ifpga 发表于 2013-3-21 10:09
计数器啊，
50M，一个周就是20ns
1ms = 50,000个周期

像单片机有机器周期一说。例如51系列1个机器周期对应12个时钟周期，如果时钟是24MHz的话，延时1微秒就需要两条汇编语言。verilog HDL需不需要类似的计算呢？

发表于 2013-3-21 10:47

这是肯定需要计算的啊

发表于 2013-3-21 10:56

ifpga 发表于 2013-3-21 10:47
这是肯定需要计算的啊

大神，原谅小弟不太懂

。。verilog HDL一条指令对应多少机器周期呢？如果你能贴一段程序上来就好了。[

发表于 2013-3-21 10:57

ifpga 发表于 2013-3-21 10:47
这是肯定需要计算的啊

大神，原谅小弟不太懂……那怎么知道verilog HDL一条语句对应多少机器周期呢？

发表于 2013-3-21 10:58

pangning7085 发表于 2013-3-21 10:57
大神，原谅小弟不太懂……那怎么知道verilog HDL一条语句对应多少机器周期呢？ ...

不知您有没有相应的程序可以贴来看一下呢？

pangning7085 · 发表于 2013-3-21 11:06

兄弟，你是真的没用过 Verilog 啊
建议你找本书看一下
不是给你贴断代码就能解决问题的

发表于 2013-3-21 21:34

ifpga 发表于 2013-3-21 11:06
兄弟，你是真的没用过 Verilog 啊
建议你找本书看一下
不是给你贴断代码就能解决问题的 ...

是呀，还是停留在C语言的海洋中

发表于 2013-3-22 08:38

pangning7085 发表于 2013-3-21 10:57
大神，原谅小弟不太懂……那怎么知道verilog HDL一条语句对应多少机器周期呢？ ...

不是计算一条VHDL语句的时间，而是对外部晶振进行采样

比如使用20M的晶振，一个时钟周期就是1/20M。

发表于 2013-3-22 09:12

呵呵，

发表于 2013-3-22 09:46

还在用单片机的思想搞！

发表于 2013-3-23 22:37

cuianbin 发表于 2013-3-22 09:46
还在用单片机的思想搞！

是呀是呀

发表于 2013-3-23 23:09

单片机的思想不能用在FPGA上啊

发表于 2013-3-24 00:17

哈哈哈自己动手丰衣足食

发表于 2013-3-24 13:28

整个计数器

发表于 2013-3-24 21:52

utopiaworld 发表于 2013-3-24 13:28
整个计数器

只能是计数器了