求教关于VHDL和Verilog HDL的问题

发表于 2013-3-21 20:10

求高人指点：可不可以把verilog HDL编写的功能模块和VHDL编写的功能模块在顶层电路中连接起来，实现相应的功能呢？还望论坛里的前辈不吝赐教，非常感谢……

发表于 2013-3-21 20:12

可以，但是我没用过

发表于 2013-3-21 20:27

我感觉应该可以

发表于 2013-3-21 20:32

ifpga 发表于 2013-3-21 20:12
可以，但是我没用过

谢谢。我现在很纠结：自己之前学过VHDL，但是两年没用有点忘了。现在用FPGA做课题，找了一个程序，框架是用Verilog HDL写的，看了一下感觉不是很难，所以就直接摸索着完善了，还没有调试不知能否正常工作，另外还一些模块只能自己用VHDL写了，怕到时不兼容，就麻烦了。。。。。。

发表于 2013-3-21 20:35

肯定可以的
网上搜一下
如果真不行，可以把模块生成网表
在其它地方调用
就跟你用A/X的IP core 是一样的
你肯定不知道他们是拿什么语言写的
但是哪种语言都可正常调用它

发表于 2013-3-21 21:11

ifpga 发表于 2013-3-21 20:35
肯定可以的
网上搜一下
如果真不行，可以把模块生成网表

谢谢您！我放心啦~

发表于 2013-3-21 21:11

28182900 发表于 2013-3-21 20:27
我感觉应该可以

谢谢您~~

发表于 2013-3-21 21:20

可以，完全可以啊

发表于 2013-3-24 10:20

GoldSunMonkey 发表于 2013-3-21 21:20
可以，完全可以啊

谢谢您，我放心啦~

发表于 2013-3-27 14:09

GoldSunMonkey 发表于 2013-3-21 21:20
可以，完全可以啊

用两种语言写综合的时候会不会出现一些未知的错误。。。。

发表于 2013-3-27 15:10

不会有问题。
语言只是描述方式而已
你VHDL verilog netlist 一起编都不会有问题

发表于 2013-3-27 16:49

可以一起的，我用过的

发表于 2013-3-27 23:13

原来可以这样用

发表于 2013-3-27 23:18

qin552011373 发表于 2013-3-27 23:13
原来可以这样用

肯定的啊

发表于 2013-3-27 23:18

zbhbyc 发表于 2013-3-27 16:49
可以一起的，我用过的

嘿嘿，是呀