芯片上多个时钟输入是什么个情况？

发表于 2013-8-12 15:36

EPM240芯片上有四个时钟输入引脚，分别应该是GCLK0 GCLK1 GCLK2 GCLK3吧，为啥有四个呢？有人说是内部逻辑与外部同步，我不太懂，能否解释一下，非常感谢！

发表于 2013-8-12 15:45

没人嘛？

发表于 2013-8-12 15:55

你的意思理解不透啊。。时钟供电正常晶振是否起振 VTT是否有效系统总线正常

发表于 2013-8-12 16:59

一般来讲就会用一个,但是因为时钟的线特别一点，作为输入用是很好的。

发表于 2013-8-12 17:37

匿名者发表于 2013-8-12 15:55
你的意思理解不透啊。。时钟供电正常晶振是否起振 VTT是否有效系统总线正常 ...

意思就是为什么CPLD或FPGA芯片上有多个时钟输入引脚？这几个引脚彼此之间有什么区别吗？

发表于 2013-8-12 17:40

huangxz 发表于 2013-8-12 16:59
一般来讲就会用一个,但是因为时钟的线特别一点，作为输入用是很好的。

只用一个是随便选一个就行嘛？ GCLK0 GCLK1 GCLK2.....应该还是有区别的吧，我新手，还请多多详解，多谢！

shitouzdh · 发表于 2013-8-12 18:21

shitouzdh 发表于 2013-8-12 17:40
只用一个是随便选一个就行嘛？ GCLK0 GCLK1 GCLK2.....应该还是有区别的吧，我新手，还请多多详解，多谢 ...

没什么本质区别的，放心用吧

发表于 2013-8-14 10:23

huangxz 发表于 2013-8-12 18:21
没什么本质区别的，放心用吧

:victory:

发表于 2013-8-14 10:32

本帖最后由雪夜虫子于 2015-7-23 09:21 编辑

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[CPLD] 芯片上多个时钟输入是什么个情况？