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三段式verilog状态机，写好状态机还真不容易，求指导

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 楼主| yzh0912 发表于 2013-8-17 23:29 | 显示全部楼层 |阅读模式
verilog, 状态机, state, 三段式状态机, TE
以下是三段式状态机的第二段，如果我在case前面加上语句next_state <= 9'dx;则综合后没有问题。如果不加，则会生成几十个latches（加了default的）。那么在写的时候是不是只加next_state <= 9'dx这条语句就可以了，还有必要加default，都加上可行吗？为什么只用default语句没有用了？还是状态太多，必须要next_state <= 9'dx这条语句？


always@(a or b or c or d)
  begin
    next_state <= 9'dx;  //  
    case(current_state)
       IDLE:
        .
        .
        .
       default: next_state <= IDLE ;  //
    endcase
end
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