XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore

登录 · 发表于 2013-10-17 17:30

下图是rapido 核的verilog HDL代码目录

待解决的目标：实现DSP和FPGA通信。
1.DSP发送数据到FPGA rapidio核，FPGA从该核中读出数据，传给FPGA下一个模块；
2.上述逆过程FPGA发数据到DSP；
3.上述两个过程“实时”连续传送数据；

求高手指点，之前弄了一段时间，因为时间问题放下了，现在又有时间了，回来重新来过，希望做过的人给些指导啊！
++图里这些代码大致知道作用，现在想知道，如果实现第一个目标，需要去修改哪部分代码？
++rapidio核的接口，只有底层几对rx/tx差分接口，想实现读数据到另一FPGA模块，应该是需要自己写接口吧？
++个人觉得找到解过包的用户数据的RAM，直接来操作这个ram就可以，只是不知道怎么弄？

求助啊，【猴哥】可在，遇到的妖怪搞不定了！！！！！

发表于 2013-10-17 22:05

本帖最后由 41402169 于 2013-10-17 22:08 编辑

请看ipcore里面的doc文件夹里面的pdf文档，对接口已经描述的很清楚了，简单说下
srio通信FPGA可以是发起端或响应端，假设fpga和dsp通信，那么dsp给fpga写swrite，那么fpga就是响应段，如果fpga给dsp写swrite，那么fpga就是发起端，可以看看不同模式下的user interface时序，按照文档里面的时序给数据就可以了

发表于 2013-10-18 12:52

41402169 发表于 2013-10-17 22:05
请看ipcore里面的doc文件夹里面的pdf文档，对接口已经描述的很清楚了，简单说下
srio通信FPGA可以是发起端 ...

收到，谢谢指点，研究中user interface 。。这个“++rapidio核的接口，只有底层几对rx/tx差分接口，想实现读rapidio中数据（DSP传来的数据）到另一FPGA模块”这个该如何操作？

发表于 2013-10-18 13:18

测试license说的是支持仿真的，为什么仿真Elaborating完了，就提示“simulation terminated ： the simulator has terminated in an unexpeted manner. please review the isim log for detials”^^^"FATAL ERROR!"

发表于 2013-10-30 19:52

发表于 2013-10-30 21:06

fenglema 发表于 2013-10-30 19:52

困惑如何了？最好具体点

发表于 2013-10-30 21:06

我有时候没那么时间看东西

发表于 2013-11-1 08:53

GoldSunMonkey 发表于 2013-10-30 21:06
困惑如何了？最好具体点

我现在配好了DSP和FPGA IPcore的参数，能把DSP的数传到 FPGA rapidio里面，可是该怎么把这个 FPGA rapidio里面数据读出来，传给该FPGA的另一个模块？有人说是要按照给的接口时序去读写？？模块，貌似很复杂。

猴哥，想来想去只好这么绕了，AD-FPGA-PCI-HOST- PCI-DSP-PCI-HOST-FPGA-DA，竟然发现蠢材也有春天，不过悲剧的是春天又变成了冬天，怎么两个pci驱动冲突，dsp和fpga不能同时加载，我勒个去。
这跟卖給我们那货说的不一样啊！怎么这东西满地是洞！
我突然“感较”我一个搞算法的怎么成了系统架构工程师了，各种非专业，linux驱动/绘图/接口/fmc/整啥啥不明白……世风残败，搞通信的竟然混到了这种地步。。。

发表于 2013-11-1 20:16

ad - fpga - dsp -fpga - da
这样不就行吗何必到上位机转个弯

发表于 2013-11-2 16:32

41402169 发表于 2013-11-1 20:16
ad - fpga - dsp -fpga - da
这样不就行吗何必到上位机转个弯

rapidio 没整明白。
现在这块真成了问题了，还没时间去弄，又要用！
我现在配好了DSP和FPGA IPcore的参数，能把DSP的数传到 FPGA rapidio里面，可是该怎么把这个 FPGA rapidio里面数据读出来，传给该FPGA的另一个模块？有人说是要按照给的接口时序去读写？？

发表于 2014-2-18 19:53

留名学习

发表于 2014-2-18 20:48

fenglema 发表于 2013-11-1 08:53
我现在配好了DSP和FPGA IPcore的参数，能把DSP的数传到 FPGA rapidio里面，可是该怎么把这个 FPGA rapidi ...

搞定没？

发表于 2014-2-18 20:49

fenglema 发表于 2013-11-2 16:32
rapidio 没整明白。
现在这块真成了问题了，还没时间去弄，又要用！
我现在配好了DSP和FPGA IPcore的参数 ...

最近家里事情多，都没怎么上来

发表于 2014-9-9 18:15

有没有详细点的介绍啊，这个exaple design怎么使用的，综合的时候提示：could not find existing IP in the project 是怎么回事啊？

发表于 2015-6-30 23:05

进展怎么样了啊，，，求指导

发表于 2015-8-8 10:25

同样的问题,楼主解决了的话,请指教...

发表于 2015-9-9 21:18

楼主您整明白了吧，我在调试中遇到了一些问题，向您咨询下。
我调试k7325t和dsp6678之间的srio总线。ise版本为14.7，srio ip核版本为1.7.我仿真时primary模块和mirrror模块交互正常，仿真成功。在实际工程中我将mirror模块去掉，只将primary模块加入我的工程中进行编译，生成bit文件，将程序下载到fpga中，时钟锁定，复位正常，但是port和link信号一直为0，说明ip和工作不正常啊。不知您有没有遇到过该问题。

发表于 2015-9-15 09:14

GoldSunMonkey 发表于 2014-2-18 20:49
最近家里事情多，都没怎么上来

侯哥，你好。我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

发表于 2016-3-3 15:20

各位大哥有没有搞定啊？小弟最近也在做SRIO通讯，申请的xilinx评估版的license，现在一块板子自回环时链路可以建立，但是两块板子回环时链路无法建立不知道是什么原因？

[FPGA] XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore

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