fenglema

XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore

研究所最近搞项目DSP+fpga（高手给看看，谢谢了哈）

如何禁止综合器讲某个信号走BUFG

RapidIO设计实例

synplify 编辑 Xilinx库

急急急！！！Xilinx RapidIO IP核设计示例问题

fpga map仿真无问题 route仿真有问题 怎么回事？