synplify 编辑 Xilinx库
2013-8-6 08:38
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用更新的？指的是更高版本的synplify？还是更新器件库？猴兄。。。。
RapidIO设计实例
2015-9-17 10:20
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猴哥可算是回帖了，我发了个贴子，rapidio的帮忙看看啊！非常感谢
[FPGA] XILINX Rapidio 使用探讨---我 ...
双击无反应。。。。。我感觉那个rapidio改下底层ram就可以读传来的数据，只不过没找到那个ram在哪。。。 ...
楼主，rapidio整明白了吗？求教，新手。能不能将经验分享一下，怎么调试的啊？那个do和implement.bat怎么用 ...
急急急！！！Xilinx RapidIO IP核设计示例问题
2017-6-13 17:08
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我新手，刚用rapidio。老师让玩一个平台，FPGA与DSP通信用的是rapidio。有一个测试程序DSP发数，然后DSP度 ...
fpga map仿真无问题 route仿真有问题 怎么回事？
2013-8-6 11:07
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详细说明一下，这个模块是师弟写的一个16路延时抽取加串并模块，主要是串并。。。移位寄存器做的，我比较反 ...
怎么解决这个问题？计算fpga内部的最优连线的结果每次不一样。route仿真，基本都对，偶然发现有错的时候， ...
研究所最近搞项目DSP+fpga（高手给看看，谢谢了哈）
2018-3-19 17:32
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XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore
2016-3-30 09:25
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如何禁止综合器讲某个信号走BUFG
2013-10-30 21:04
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