vhdl语法求解

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 楼主| damoyeren 发表于 2013-10-19 10:05 | 显示全部楼层 |阅读模式
architecture behave of array_button is

            信号定义;

    ​        元件声明;

          …… ……

begin

--扫描显示模块例化
scan_display:saomiao port map(
         ge=>ge_1,  shi=>shi_1,
         bai=>bai_1,qian=>qian_1,
         resetin=>reset,clkin=>clk,
         datain=>com,dataout=>led_out
         );
​ process(reset,clk_temp)
variable cnt:integer range 0 to 4;
begin
  if reset='0'then
     --led_out<="11111111";--熄灭数码管(这句和元件例化模块的dataout=>led_out
                                                                       冲突,不知道什么原因)
  cnt:=0;--计数器清零
……  ……
gaochy1126 发表于 2013-10-31 23:38 | 显示全部楼层
没有看明白什么意思的
gaochy1126 发表于 2013-10-31 23:39 | 显示全部楼层
ledout只能在一个modle赋值的。
charmless 发表于 2013-11-14 22:59 | 显示全部楼层
在VHDL中,每个变量只能被一个Process赋值,但是可以给其他的多个Process变量赋值。就好像是FPGA的一个引脚只能在一个Process中被赋值,如果在多个Process中都有被赋值的话,程序并行运行时,这些赋值同时付给了一个引脚,冲突。
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