用SignalTapII捕获PLL输出的38.4MHz时钟计数器乱了，为什么？

登录 · 发表于 2014-3-20 11:56

如题，用PLL输出的38.4MHz时钟，用计数器对上升沿计数，用SignalTapII捕获PLL输出，计数值不对，乱了（如图1）。但是用Modelsim仿真是对的（如图2）。

大神能不能解释下，这是什么原因导致的？

发表于 2014-3-20 14:42

难道一定要做时序约束吗？？

发表于 2014-3-20 15:02

你用多高的时钟作为SignalTapII采样时钟的？
要用高一些的时钟·

发表于 2014-3-20 15:34

抖动或者测试设备不匹配

发表于 2014-3-20 15:46

ococ 发表于 2014-3-20 15:02
你用多高的时钟作为SignalTapII采样时钟的？
要用高一些的时钟·

用的是板上时钟，50MHz。这个有问题没？

发表于 2014-3-20 17:52

问了个很低级的问题。SignalTapII的采样时钟只为50MHz，至少大于等于2倍的38.4MHz就可以恢复原始信号。

发表于 2014-3-20 22:26

对，是采样时钟的问题
signaltap 是逻辑分析仪
而不是示波器
这个理解很重要

发表于 2014-3-21 12:31

学习一下