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FSL_TICS_A 发表于 2014-12-1 10:53 你好,楼主! 建议通过逻辑分析仪,比较一下在Debug和正常RUM模式下, 读写EEPROM的时钟逻辑有何不同或者有 ...
luofeng2g 发表于 2014-12-3 09:01 问题出在延时上! debug时延时是够的,在正常运行时延时不够了。
FSL_TICS_Robin 发表于 2014-12-3 09:19 楼主你好 请问Debug时全速运行和正常运行结果也不一样吗?
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