rs触发器求助

<br />我学习用VHDL语言写了一个程序，但仿真结果就是不对，不知怎么的。<br /><br />请大虾指教。<br /><br />谢了哈！<br /><br />程序和仿真图在下面<br /><br />library&nbsp;ieee;<br />use&nbsp;ieee.std_logic_1164.all;<br />entity&nbsp;rsc&nbsp;is<br />port(rd,sd,clk:in&nbsp;std_logic;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;qrsd,nqrsd:out&nbsp;std_logic);<br />end&nbsp;entity&nbsp;rsc;<br />architecture&nbsp;rtl&nbsp;of&nbsp;rsc&nbsp;is<br />signal&nbsp;rsd:std_logic_vector(0&nbsp;to&nbsp;1);<br />signal&nbsp;qrsd1,nqrsd1:std_logic;<br />begin<br />rsd&lt=rd&sd;<br />process&nbsp;(rsd,clk)<br />begin<br />if&nbsp;clk='1'then<br />if&nbsp;rsd=&quot;01&quot;then&nbsp;qrsd1&lt='1';nqrsd1&lt='0';<br />elsif&nbsp;rsd=&quot;10&quot;then&nbsp;qrsd1&lt='0';nqrsd1&lt='1';<br />elsif&nbsp;rsd=&quot;00&quot;then&nbsp;qrsd1&lt=qrsd1;nqrsd1&lt=nqrsd1;<br />else&nbsp;qrsd1&lt='1';nqrsd1&lt='1';<br />end&nbsp;if;<br />end&nbsp;if;<br />qrsd&lt=qrsd1;&nbsp;nqrsd&lt=nqrsd1;<br />end&nbsp;process;<br />end&nbsp;rtl;<br /><br />波形图：<br />