修改后程序问题，求帮忙！

原程序如下：library&nbsp;ieee;<br />use&nbsp;ieee.std_logic_1164.all;&nbsp;--&nbsp;we&nbsp;use&nbsp;IEEE&nbsp;standard&nbsp;1164&nbsp;logic&nbsp;types.<br />use&nbsp;ieee.numeric_std.all;&nbsp;&nbsp;&nbsp;&nbsp;--&nbsp;+&nbsp;and&nbsp;-&nbsp;operators<br /><br />entity&nbsp;encoder&nbsp;is&nbsp;&nbsp;----------------------------ENTITY---------------------<br />&nbsp;&nbsp;port(<br />&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;everything&nbsp;clocks&nbsp;on&nbsp;rising&nbsp;edge<br />&nbsp;&nbsp;&nbsp;&nbsp;rst&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;reset--'1'=clean<br />&nbsp;&nbsp;&nbsp;&nbsp;datain&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic_vector(7&nbsp;downto&nbsp;0);&nbsp;&nbsp;--&nbsp;data&nbsp;bus<br />---------<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Kin&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;特殊字符kin为1时正常编码，0时为特殊码值。<br />--------------------------------------------------------------<br />&nbsp;&nbsp;&nbsp;dataout&nbsp;&nbsp;:&nbsp;out&nbsp;std_logic_vector(9&nbsp;downto&nbsp;0);<br />&nbsp;&nbsp;&nbsp;frameout&nbsp;:out&nbsp;std_logic<br />&nbsp;&nbsp;&nbsp;&nbsp;--&nbsp;invalid_k&nbsp;:&nbsp;out&nbsp;std_logic--输入特殊字符时共有12个（0-11),其余均为无效值<br />&nbsp;&nbsp;&nbsp;&nbsp;);<br />end&nbsp;encoder;<br /><br />architecture&nbsp;empty&nbsp;of&nbsp;encoder&nbsp;is&nbsp;--------&nbsp;ARCHITECTURE&nbsp;empty&nbsp;--------<br />signal&nbsp;&nbsp;&nbsp;data_in&nbsp;:&nbsp;&nbsp;std_logic_vector(7&nbsp;downto&nbsp;0);<br />signal&nbsp;&nbsp;&nbsp;data6b&nbsp;:&nbsp;&nbsp;std_logic_vector(6&nbsp;downto&nbsp;0);--默认游程值为0下的5位转六位编码,第0位显示译码后码值是否平衡，0为平衡，1为不平衡。<br />signal&nbsp;&nbsp;&nbsp;data4b&nbsp;:&nbsp;&nbsp;std_logic_vector(4&nbsp;downto&nbsp;0);--默认游程值为0下的3位转4位编码,第0位显示译码后码值是否平衡，0为平衡，1为不平衡。<br />signal&nbsp;&nbsp;&nbsp;data_out&nbsp;:&nbsp;&nbsp;std_logic_vector(9&nbsp;downto&nbsp;0);<br />signal&nbsp;&nbsp;&nbsp;rd_initial:&nbsp;std_logic&nbsp;:='0';--初始游程值<br />signal&nbsp;&nbsp;&nbsp;rd_3b:&nbsp;std_logic;&nbsp;--译码8位数据后的游程值，用于下个8位译码<br />signal&nbsp;&nbsp;&nbsp;rd_end:&nbsp;std_logic&nbsp;:='0';&nbsp;<br />begin&nbsp;<br />&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;process(kin,datain)<br />&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;data_in&lt=datain;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;case&nbsp;data_in(7&nbsp;downto&nbsp;5)is--3b/4b&nbsp;when&nbsp;rd_initial=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;000&quot;=&gt&nbsp;data4b&lt=&quot;01001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;001&quot;=&gt&nbsp;data4b&lt=&quot;10010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;010&quot;=&gt&nbsp;data4b&lt=&quot;01010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;011&quot;=&gt&nbsp;data4b&lt=&quot;00110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;100&quot;=&gt&nbsp;data4b&lt=&quot;00101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;101&quot;=&gt&nbsp;data4b&lt=&quot;10100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;110&quot;=&gt&nbsp;data4b&lt=&quot;01100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;111&quot;=&gt&nbsp;if(kin='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data4b&lt=&quot;10001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;else&nbsp;data4b&lt=&quot;00011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;case;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;case&nbsp;data_in(4&nbsp;downto&nbsp;0)&nbsp;is--5b/1b&nbsp;when&nbsp;rd_initial=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00000&quot;=&gt&nbsp;data6b&lt=&quot;0110001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00001&quot;=&gt&nbsp;data6b&lt=&quot;1000101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00010&quot;=&gt&nbsp;data6b&lt=&quot;0100101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00011&quot;=&gt&nbsp;data6b&lt=&quot;1100010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00100&quot;=&gt&nbsp;data6b&lt=&quot;0010101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00101&quot;=&gt&nbsp;data6b&lt=&quot;1010010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00110&quot;=&gt&nbsp;data6b&lt=&quot;0110010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00111&quot;=&gt&nbsp;data6b&lt=&quot;0001111&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01000&quot;=&gt&nbsp;data6b&lt=&quot;0001101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01001&quot;=&gt&nbsp;data6b&lt=&quot;1001010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01010&quot;=&gt&nbsp;data6b&lt=&quot;0101010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01011&quot;=&gt&nbsp;data6b&lt=&quot;1101000&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01100&quot;=&gt&nbsp;data6b&lt=&quot;0011010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01101&quot;=&gt&nbsp;data6b&lt=&quot;1011000&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01110&quot;=&gt&nbsp;data6b&lt=&quot;0111000&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01111&quot;=&gt&nbsp;data6b&lt=&quot;0101110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10000&quot;=&gt&nbsp;data6b&lt=&quot;1001001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10001&quot;=&gt&nbsp;data6b&lt=&quot;1000110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10010&quot;=&gt&nbsp;data6b&lt=&quot;0100110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10011&quot;=&gt&nbsp;data6b&lt=&quot;0011010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10100&quot;=&gt&nbsp;data6b&lt=&quot;0010110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10101&quot;=&gt&nbsp;data6b&lt=&quot;1010100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10110&quot;=&gt&nbsp;data6b&lt=&quot;0110100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;10111&quot;=&gt&nbsp;data6b&lt=&quot;0001011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11000&quot;=&gt&nbsp;data6b&lt=&quot;0011001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11001&quot;=&gt&nbsp;data6b&lt=&quot;1001100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11010&quot;=&gt&nbsp;data6b&lt=&quot;0101100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11011&quot;=&gt&nbsp;data6b&lt=&quot;0010011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11100&quot;=&gt&nbsp;data6b&lt=&quot;0011100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11101&quot;=&gt&nbsp;data6b&lt=&quot;0100011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11110&quot;=&gt&nbsp;data6b&lt=&quot;1000011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;11111&quot;=&gt&nbsp;data6b&lt=&quot;0101001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;case;<br />--if&nbsp;((kin='0')and((data_in/=&quot;00011100&quot;)or(data_in/=&quot;00111100&quot;)or(data_in/=&quot;01011100&quot;)or(data_in/=&quot;01111100&quot;)or(data_in/=&quot;10011100&quot;)or(data_in/=&quot;10111100&quot;)or(data_in/=&quot;11011100&quot;)or(data_in/=&quot;11111100&quot;)or(data_in/=&quot;11110111&quot;)or(data_in/=&quot;11111011&quot;)<br />--or(data_in/=&quot;11111101&quot;)or(data_in/=&quot;11111110&quot;)))<br />&nbsp;&nbsp;&nbsp;--&nbsp;then&nbsp;&nbsp;invalid_k&lt='1';<br />&nbsp;--else&nbsp;&nbsp;invalid_k&lt='0';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;<br />&nbsp;--&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;end&nbsp;process;<br />process(clk,rst)<br />begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;if(rst='1')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_initial='0';&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;frameout&lt='0';<br />&nbsp;&nbsp;&nbsp;else&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;if(clk'event&nbsp;and&nbsp;clk='1')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;if(rd_initial='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(9&nbsp;downto&nbsp;4)&lt=data6b(6&nbsp;downto&nbsp;1);<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;else&nbsp;if(rd_initial='1'and&nbsp;data6b(0)='1')then-----------------<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(9&nbsp;downto&nbsp;4)&lt=not(data6b(6&nbsp;downto&nbsp;1));<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;elsif(rd_initial='1'and&nbsp;data6b(0)='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(9&nbsp;downto&nbsp;4)&lt=data6b(6&nbsp;downto&nbsp;1);<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;if(rd_3b='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(3&nbsp;downto&nbsp;0)&lt=data4b(4&nbsp;downto&nbsp;1);<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;else&nbsp;if&nbsp;(rd_3b='1'and&nbsp;data4b(0)='1')<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(3&nbsp;downto&nbsp;0)&lt=not(data4b(4&nbsp;downto&nbsp;1));<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;elsif(rd_3b='1'and&nbsp;data4b(0)='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;dataout(3&nbsp;downto&nbsp;0)&lt=data4b(4&nbsp;downto&nbsp;1);&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;frameout&lt='1';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_initial&lt=rd_end;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />end&nbsp;process;<br />&nbsp;rd_3b&lt=(rd_initial)&nbsp;xor(data6b(0));<br />rd_end&lt=(rd_3b)&nbsp;xor&nbsp;(data4b(0));<br /><br />end&nbsp;empty;<br />现对其修改，加入count使其24个时钟解一次码仿真后却无结果，求帮忙。<br />修改后程序如下：library&nbsp;ieee;<br />use&nbsp;ieee.std_logic_1164.all;&nbsp;--&nbsp;we&nbsp;use&nbsp;IEEE&nbsp;standard&nbsp;1164&nbsp;logic&nbsp;types.<br />use&nbsp;ieee.numeric_std.all;&nbsp;&nbsp;&nbsp;&nbsp;--&nbsp;+&nbsp;and&nbsp;-&nbsp;operators<br /><br />entity&nbsp;encoder&nbsp;is&nbsp;&nbsp;----------------------------ENTITY---------------------<br />&nbsp;&nbsp;port(<br />&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;everything&nbsp;clocks&nbsp;on&nbsp;rising&nbsp;edge<br />&nbsp;&nbsp;&nbsp;&nbsp;rst&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;reset--'1'=clean<br />&nbsp;&nbsp;&nbsp;&nbsp;datain&nbsp;&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic_vector(7&nbsp;downto&nbsp;0);&nbsp;&nbsp;--&nbsp;data&nbsp;bus<br />---------<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Kin&nbsp;&nbsp;:&nbsp;in&nbsp;&nbsp;std_logic;&nbsp;&nbsp;&nbsp;--&nbsp;特殊字符kin为1时正常编码，0时为特殊码值。<br />--------------------------------------------------------------<br />&nbsp;&nbsp;&nbsp;dataout&nbsp;&nbsp;:&nbsp;out&nbsp;std_logic_vector(9&nbsp;downto&nbsp;0);<br />&nbsp;&nbsp;&nbsp;frameout&nbsp;:out&nbsp;std_logic<br />&nbsp;&nbsp;&nbsp;&nbsp;--&nbsp;invalid_k&nbsp;:&nbsp;out&nbsp;std_logic--输入特殊字符时共有12个（0-11),其余均为无效值<br />&nbsp;&nbsp;&nbsp;&nbsp;);<br />end&nbsp;encoder;<br /><br />architecture&nbsp;empty&nbsp;of&nbsp;encoder&nbsp;is&nbsp;--------&nbsp;ARCHITECTURE&nbsp;empty&nbsp;--------<br />signal&nbsp;&nbsp;&nbsp;data_in&nbsp;:&nbsp;&nbsp;std_logic_vector(7&nbsp;downto&nbsp;0);<br />signal&nbsp;&nbsp;&nbsp;data6b&nbsp;:&nbsp;&nbsp;std_logic_vector(6&nbsp;downto&nbsp;0);--默认游程值为0下的5位转六位编码,第0位显示译码后码值是否平衡，0为平衡，1为不平衡。<br />signal&nbsp;&nbsp;&nbsp;data4b&nbsp;:&nbsp;&nbsp;std_logic_vector(4&nbsp;downto&nbsp;0);--默认游程值为0下的3位转4位编码,第0位显示译码后码值是否平衡，0为平衡，1为不平衡。<br />signal&nbsp;&nbsp;&nbsp;data_out&nbsp;:&nbsp;&nbsp;std_logic_vector(9&nbsp;downto&nbsp;0);<br />signal&nbsp;&nbsp;&nbsp;rd_initial:&nbsp;std_logic&nbsp;:='0';--初始游程值<br />signal&nbsp;&nbsp;&nbsp;rd_3b&nbsp;:&nbsp;std_logic;&nbsp;--译码8位数据后的游程值，用于下个8位译码<br />signal&nbsp;&nbsp;&nbsp;rd_end&nbsp;:std_logic&nbsp;:='0';<br />SIGNAL&nbsp;count&nbsp;:INTEGER&nbsp;RANGE&nbsp;0&nbsp;TO&nbsp;2000;<br />begin&nbsp;<br /><br />PROCESS(clk,rst)<br />BEGIN<br />&nbsp;&nbsp;&nbsp;&nbsp;if(rst='1')then&nbsp;--dataout&lt=&quot;0000000000&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;--frameout&lt='0';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;count&lt=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;elsif&nbsp;(clk'EVENT&nbsp;AND&nbsp;clk='1')&nbsp;THEN<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;IF(count=24)&nbsp;THEN<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;count&lt=0;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ELSE<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;count&lt=count+1;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;END&nbsp;IF;<br />&nbsp;&nbsp;&nbsp;&nbsp;END&nbsp;IF;<br />&nbsp;<br />END&nbsp;PROCESS;<br />&nbsp;&nbsp;&nbsp;<br />&nbsp;&nbsp;process(kin,count,datain)<br />&nbsp;begin<br />&nbsp;if(count=1)then<br />&nbsp;&nbsp;&nbsp;&nbsp;data_in&lt=datain;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;case&nbsp;data_in(7&nbsp;downto&nbsp;5)is--3b/4b&nbsp;when&nbsp;rd_initial=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;000&quot;=&gt&nbsp;data4b&lt=&quot;01001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;001&quot;=&gt&nbsp;data4b&lt=&quot;10010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;010&quot;=&gt&nbsp;data4b&lt=&quot;01010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;011&quot;=&gt&nbsp;data4b&lt=&quot;00110&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;100&quot;=&gt&nbsp;data4b&lt=&quot;00101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;101&quot;=&gt&nbsp;data4b&lt=&quot;10100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;110&quot;=&gt&nbsp;data4b&lt=&quot;01100&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;111&quot;=&gt&nbsp;if(kin='0')then<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data4b&lt=&quot;10001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;else&nbsp;data4b&lt=&quot;00011&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;case;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;case&nbsp;data_in(4&nbsp;downto&nbsp;0)&nbsp;is--5b/1b&nbsp;when&nbsp;rd_initial=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00000&quot;=&gt&nbsp;data6b&lt=&quot;0110001&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00001&quot;=&gt&nbsp;data6b&lt=&quot;1000101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00010&quot;=&gt&nbsp;data6b&lt=&quot;0100101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00011&quot;=&gt&nbsp;data6b&lt=&quot;1100010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00100&quot;=&gt&nbsp;data6b&lt=&quot;0010101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00101&quot;=&gt&nbsp;data6b&lt=&quot;1010010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00110&quot;=&gt&nbsp;data6b&lt=&quot;0110010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;00111&quot;=&gt&nbsp;data6b&lt=&quot;0001111&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01000&quot;=&gt&nbsp;data6b&lt=&quot;0001101&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01001&quot;=&gt&nbsp;data6b&lt=&quot;1001010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01010&quot;=&gt&nbsp;data6b&lt=&quot;0101010&quot;;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;when&nbsp;&quot;01011&quot;=&gt&nbsp;data6b&lt=&quot;1101000&quot;;<br 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/>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;frameout&lt='1';<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_initial&lt=rd_end;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;--&nbsp;dataout&lt=data_out;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;if;<br />&nbsp;&nbsp;end&nbsp;process;<br /><br />&nbsp;rd_3b&lt=(rd_initial)&nbsp;xor(data6b(0));<br />rd_end&lt=(rd_3b)&nbsp;xor&nbsp;(data4b(0));<br />end&nbsp;empty;